![](/uploads/allimg/200327/144H24415-0.jpg)
二、基本概念
![](/uploads/allimg/200327/144H264O-1.jpg)
2.2硬件电路
![](/uploads/allimg/200327/144H24137-2.jpg)
![](/uploads/allimg/200327/144H21N7-3.jpg)
2.2 数制
2.2.1 进制转换表
2.3 编码
2.4 逻辑代数基础
2.4.1 布尔代数
2.4.2 基本逻辑运算
![](/uploads/allimg/200327/144H230W-4.jpg)
2.4.3 基本逻辑表达
![](/uploads/allimg/200327/144H22A7-5.jpg)
2.4.4 逻辑函数
2.5 电路分类
2.6 建模
2.6.1 建模概述
![](/uploads/allimg/200327/144H26061-6.jpg)
2.6.2 Verilog逻辑设计
三、 组合逻辑电路
3.1 三态门3.1.1 工作原理
![](/uploads/allimg/200327/144H2K12-7.jpg)
3.1.2 行为建模
![](/uploads/allimg/200327/144H22910-8.jpg)
3.2 编码器
3.2.1 工作原理
![](/uploads/allimg/200327/144H212P-9.jpg)
3.2.2 行为建模
![](/uploads/allimg/200327/144H2IU-10.jpg)
3.3 译码器
3.3.1 工作原理
![](/uploads/allimg/200327/144H21355-11.jpg)
3.2.2 行为建模
![](/uploads/allimg/200327/144H24K4-12.jpg)
3.4 数据选择器
3.4.1 工作原理
![](/uploads/allimg/200327/144H23D1-13.jpg)
3.4.2 行为建模1
![](/uploads/allimg/200327/144H23628-14.jpg)
3.4.3 行为建模2
![](/uploads/allimg/200327/144H24P5-15.jpg)
3.4.3 真值表建模
![](/uploads/allimg/200327/144H22E1-16.jpg)
3.5.1 工作原理
![](/uploads/allimg/200327/144H24026-17.jpg)
3.5.2 行为建模1
![](/uploads/allimg/200327/144H24121-18.jpg)
3.5.2 行为建模2
![](/uploads/allimg/200327/144H2L57-19.jpg)
四、 时序逻辑电路
4.1 概述
4.2 D型锁存器
4.2 D型锁存器
4.2.1 工作原理
![](/uploads/allimg/200327/144H2N54-20.jpg)
4.2.2 行为建模
![](/uploads/allimg/200327/144H25H4-21.jpg)
4.2.3 避免锁存器
![](/uploads/allimg/200327/144H26407-22.jpg)
4.3.1 工作原理
![](/uploads/allimg/200327/144H25195-23.jpg)
4.3.2 复位/置位D型触器
![](/uploads/allimg/200327/144H23630-24.jpg)
4.3.3 行为建模
![](/uploads/allimg/200327/144H21636-25.jpg)
4.4 寄存器
4.4.1 工作原理
![](/uploads/allimg/200327/144H23223-26.jpg)
![](/uploads/allimg/200327/144H21218-27.jpg)
4.5 移位寄存器
4.5.1 工作原理
![](/uploads/allimg/200327/144H23213-28.jpg)
![](/uploads/allimg/200327/144H24031-29.jpg)
4.6 计数器
4.6.1 工作原理
![](/uploads/allimg/200327/144H22U1-30.jpg)
4.6.2 行为建模
![](/uploads/allimg/200327/144H2K12-31.jpg)
4.6.3 时序分析
![](/uploads/allimg/200327/144H23120-32.jpg)
4.7 状态机
4.6.1 概述
4.6.2 SFC
![](/uploads/allimg/200327/144H2I27-33.jpg)
4.6.3 状态机描述
![](/uploads/allimg/200327/144H21930-34.jpg)
4.6.4 状态机实现
![](/uploads/allimg/200327/144H231Z-35.jpg)
4.6.5 状态机图示
![](/uploads/allimg/200327/144H2NP-36.jpg)
五、 算术运算电路
5.1 加法器
5.1.1 半加器工作原理
![](/uploads/allimg/200327/144H25E3-37.jpg)
5.1.2 半加器行为建模
![](/uploads/allimg/200327/144H2KW-38.jpg)
5.1.3 1位全加器工作原理
![](/uploads/allimg/200327/144H2J34-39.jpg)
5.1.5 1位全加器行为建模
![](/uploads/allimg/200327/144H25002-40.jpg)
5.1.6 1位全加器行图示
![](/uploads/allimg/200327/144H23B7-41.jpg)
5.2 减法器5.2.1 原码
5.2.1 补码
![](/uploads/allimg/200327/144H22596-42.jpg)
5.2.1 补码
![](/uploads/allimg/200327/144H22596-42.jpg)