明德扬至简设计法原理与应用-1.3VERILOG

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always  @(a or b or d)begin

if(sel==0)

c = a + b;

else

c = a + d;

end

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always  @(a or b or d or sel)begin

if(sel==0)

c = a + b;

else

c = a + d;

end

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always  @(*)begin

if(sel==0)

c = a + b;

else

c = a + d;

end

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always  @(posedge clk)begin

if(sel==0)

c <= a + b;

else

c <= a + d;

end

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always  @(negedge clk)begin

if(sel==0)

c <= a + b;

else

c <= a + d;

end

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always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

c <= 0;

end

else if(sel==0)

c <= a + b;

else

c <= a + d;

end

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begin

c = a;

d = c + a;

end

begin

c <= a;

d <= c + a;

end

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always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

q <= 0;

end

else begin

q <= d;

end

end

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always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

q <= 0;

end

else begin

q <= a + d;

end

end

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always  @(*)begin

c = a + d;

end

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assign c = a + d;

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always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

q <= 0;

end

else begin

q <= c;

end

end

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always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

q <= 0;

end

else begin

q <= c;

end

end

always  @(*)begin

c = a + d;

end

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always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

q <= 0;

end

else begin

q <= a + d;

end

end

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module  and （C，A，B）；

input  A，B；

output   C；

//省略

endmodule

module and_2(xxxxx)

...

//实例化时采用位置关联，T3对应输出端口C，A对应A，B对应B。

and A1 (T3, A, B );

//实例化时采用名字关联，.C是and 器件的端口，其与信号T3相连

and  A2（

.C（T3），

.A（A），

.B（B））；

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DFF d1 (

.Q(QS),

.Qbar ( ),

.Data (D ) ,

.Preset ( ),     // 该管脚悬空

.Clock (CK) ); //名称对应方式。

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module CNT_BCD (BCD_A,BCD_B,BCD_C,BCD_D,CLK,GATE,RESET) ;

// ------------ Port declarations --------- //

input CLK;

input GATE;

input RESET;

output [3:0] BCD_A;

output [3:0] BCD_B;

output [3:0] BCD_C;

output [3:0] BCD_D;

wire CLK;

wire GATE;

wire RESET;

wire [3:0] BCD_A;

wire [3:0] BCD_B;

wire [3:0] BCD_C;

wire [3:0] BCD_D;

// ----------- Signal declarations -------- //

wire NET104;

wire NET116;

wire NET124;

wire NET132;

wire NET80;

wire NET92;

// -------- Component instantiations -------//

CNT_4bU0( .CLK(CLK),

.ENABLE(GATE),

.FULL(NET80),

.Q(BCD_A),

.RESET(RESET) );

CNT_4b U1(

.CLK(CLK),

.ENABLE(NET116),

.FULL(NET92),

.Q(BCD_B),

.RESET(RESET)

);

CNT_4bU2(

.CLK(CLK),

.ENABLE(NET124),

.FULL(NET104),

.Q(BCD_C),

.RESET(RESET) );

CNT_4b U3(

.CLK(CLK),

.ENABLE(NET132),

.Q(BCD_D),

.RESET(RESET) );

AND2 U4(

.A0(NET80),

.A1(GATE),

.Y(NET116) );

AND2 U5(

.A0(NET92),

.A1(NET116),

.Y(NET124) );

AND2 U6(

.A0(NET104),

.A1(NET124),

.Y(NET132) );

endmodule

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module addr (a, b, cin, count, sum);

input [2:0] a;

input [2:0] b;

input cin;

output count;

output [2:0] sum;

assign  {count,sum} = a +b + cin;

endmodule

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module compare （equal，a，b）；

input [1:0]   a,b;    // declare  the  input  signal ;

output equare ;      // declare  the output signal;

assign equare = (a == b) ? 1:0 ;

endmodule

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module mytri (din, d_en, d_out);

input din;

input d_en;

output d_out;

// -- Enter your statements here -- //

assign d_out = d_en ? din :'bz;

endmodule

module trist (din, d_en, d_out);

input din;

input d_en;

output d_out;

// -- statements here -- //

mytri  u_mytri(din,d_en,d_out);

endmodule

代码

要求

initial

严禁在设计中使用，只能在测试文件中使用。

task/function

不推荐在设计中使用，在测试文件中可用。

for

在设计中、测试文件中均可以使用。但在设计中多数会将其用错，所以建议在初期设计时不使用，熟练后按规范使用

while/repeat/forever

严禁在设计中使用，只能在测试文件中使用

integer

不推荐在设计中使用

三态门

内部模块不能有三态接口，三态门只有顶层文件才使用。三态门目的是为了节省管脚，FPGA内部完全没有必要使用。关于三态门的介绍，请看后续三态门章节内容

casex/casez

设计代码内部不能有X态和Z态，因此casez、casex设计时不使用。

force/wait/fork

严禁在设计中使用，只能在测试文件中使用

#n

严禁在设计中使用，只能在测试文件中使用

代码

备注

reg/wire

设计中所有的信号类型定义，只有reg和wire两种

parameter

设计代码中所有的位宽、长度、状态机命名等，建议都用参数表示，阅读方便并且修改容易。

assign/always

程序块主要部分，明德扬对always使用有严格规范。

组合逻辑格式为：

always@(*) begin

代码语句；

end

或者用assign

时序逻辑格式为：

always@(posedge clk or negedge rstn) begin

if(rstn==1’b0)begin

代码语句；

end

else begin

代码语句；

end

end

时序逻辑中，敏感列表一定是clk的上升沿和复位的下降沿、最开始必须判断复位。详细见看本章组合逻辑和时序逻辑一节。

if else和case

always里面的语句，使用if else和case两种方法用来作选择判断，可以完成全部设计。

算术运算符

(+，－，×，/，％)

可以直接综合出相对应的电路。但除法和求余运算的电路面积一般比较大，不建议直接使用除法和求余。

赋值运算符(=，<=)

时序逻辑用“<=”，组合逻辑用“=”；其他情况不存在。

关系运算符（==，！=，>，<，>=，<=，)

详细见本章组合逻辑一节

逻辑运算符(&&，||，!)

位运算符(~，|，^，&)

移位运算符(<<，>>)

拼接运算符({ })

类型

情况

功能

verilog代码

电路示意图

备注

连线

1位相连

将两根线连接

reg A,B;

always@(*)begin

B=A;

end

多位相连

将两端的线一对一连接

reg[3:0]  A,B;

always@(*)begin

B=A;

end

当A和B是n位时，实际就有n根线。但为看图方便，我们通常只画出一根线表示

移位

(右移：>>

左移：<<)

A向右或向左移动后，赋值给B

reg[3:0]  A;

reg[2:0]  B;

always@(*)begin

B=A>>2;

end

移位操作，实际上是选哪线相连。

拼接

(符号：{})

将大括号内的内，按位置一对一连接

reg[3:0]  A;

reg[2:0]  B;

always@(*)begin

B={A[2],A[3],A[0]};

end

拼接，实际上是选哪线相连。

反

相

器

1位反相器

（符号：~）

将值取反

reg  A,B;

always@(*)begin

B=~A;

end

多位反相器（符号：~）

将值取反

reg[1:0]  A,B;

always@(*)begin

B=~A;

end

如果A和B都是n位，实际电路就是有n个反相器。画电路图时可画一个来简化。

与门

1位逻辑与（符号：&&）

A和B都为1，C为1；否则C为0。

reg A,B;

always@(*)begin

C=A&&B;

end

注意：FPGA支持多输入的与门，例如四输入与门，输入可为ABCD，输出为E，当ABCD同时为1时，E为1

多位逻辑与（符号：&&）

A或B都不为0时，C为1，否则为0。

reg[2:0] A，B，C;

always@(*)begin

C=A&&B;

end

多位信号之间的逻辑与，很容易引起歧义，设计最好不要用多位数的逻辑与。如果要实现上面功能，建议代码改为如下：

always@(*)begin

C=(A!=0)&&(B!=0);

end

按位与

（符号：&）

常用1

A和B对应的比特分别相与。

reg[2:0] A，B，C;

always@(*)begin

C=A&B;

end

按位与

（符号：&）

常用2

A的各位之间相与。

reg[2:0] A;

always@(*)begin

C=&A;

end

或门

1位逻辑或

（符号：||）

A和B其中1个为1，C为1；否则C为0。

reg A,B;

always@(*)begin

C=A||B;

end

注意：FPGA支持多输入的与门，例如四输入与门，输入可为ABCD，输出为E，当ABCD同时为1时，E为1

多位逻辑或

（符号：||）

A和B其中1个非0，C为1；否则C为0。

reg[2:0] A，B，C;

always@(*)begin

C=A||B;

end

多位信号之间的逻辑或，很容易引起歧义。最好不要用多位的逻辑或。如果要实现相同功能，建议改为如下：

always@(*)begin

C=(A!=0)||(B!=0);

end

按位或

（符号：|）

常用1

A和B对应的比特相或。

reg[2:0] A，B，C;

always@(*)begin

C=A|B;

end

按位或

（符号：||）

常用2

A的各位之间相或

reg[2:0] A;

always@(*)begin

C=|A;

end

分类

情况

功能

代码

电路示意图

备注

选择器

常见

形式1

通过S，选择输入给输出C。

always@(*)begin

case(S)

2’b00  :  C=D0;

2’b01  :  C=D1;

2’b10  :  C=D2;

default : C= D3;

endcase

end

常见

形式2

通过S，选择输入给输出C。

always@(*)begin

C = D[S];

end

此时代码亦非常常用，其本质也是选择器。

用if else

通过判断s来选择。

always@(*)begin

if(S==0)

C=D0;

else if(S==2’b01)

C=D1;

else

C=D2;

end

请注意此处用到了相等比较器和选择器。请掌握这种if else代码的画法。

比较器

相等

相等则为1

always@(*)begin

if(A==B)

C=1;

else

C=0;

end

大于

大于则为1

always@(*)begin

if(A>B)

C=1;

else

C=0;

end

大于

等于

大于等于则为1

always@(*)begin

if(A>=B)

C=1;

else

C=0;

end

小于

小于则为1

always@(*)begin

if(A

C=1;

else

C=0;

end

小于

等于

小于等于则为1

always@(*)begin

if(A<=B)

C=1;

else

C=0;

end

分类

功能

代码

电路示意图

备注

加法器

两数相加

always@(*)begin

C =A+B;

end

本质上，运算逻辑都是由与门、或门等门逻辑搭建起来的电路，例如1位的加法就是S= A ^B;Cout= A&&B。

减法器

两数相减

always@(*)begin

C =A-B;

end

乘法器

两数相乘

always@(*)begin

C =A*B;

end

在二进制运算中，乘法运算实质上就是加法运算，例如1111*111 = （1111） + （11110） +（111100）。所以乘法器会比加法器消耗的资源多。

除法器

两数相除

always@(*)begin

C =A/B;

end

二进制运算中，除法和求余涉及到加法、减法和移位等运算，所以除法和求余电路资源都非常大，在设计时要尽力避免除法和求余。如果一定要用到除法，尽量让除数为2的n次方，如2，4，8，16等。因为a/2实质就是a向右移1位；a/4实质就是a向右移2位。移位运算是不消耗资源的。

求余器

两数求余

always@(*)begin

C =A%B;

end