Vivado-Synthesis: Verilog parameter overridden within instan
主页-old > 教程中心 > 问题解答 >
2023-04-13 人气:  作者:wuqi
Vivado-Synthesis: Verilog parameter overridden within instantiation fails with "ERROR:[Synth 8-3438]"

答:这句提示是说:在例化的时候,参数TBYTE_SCR在设计文件里找不到。即原设计文件里没有TBYTE_SCR,但例化的时候又使用了。
上一篇:AXI总线的时序图,但仿真发现,在AWVALID之前,AWREADY就变高了,这是错误的吗?
下一篇:布线里route design跑很久,不知是什么回事?