明德扬至简设计法原理与应用-1.7明德扬的设计模板

命令

作用

Module

可以调出verilog模块的模板。该模板已经包括模块的常用部分，在相应位置补充就非常方便地完成设计。

Shixu

“时序”的拼音。可以调出时序逻辑的模板。时钟和复位信号绝大部分情况下都无须修改。

always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

end

else begin

end

end

Zuhe

“组合”的拼音。可以调出组合逻辑的模板。

always  @(*)begin

end

Jsq

“计数器”拼音的缩写。可以调出明德扬计数器的模板。

Ztj

“状态机”拼音的缩写。可以调出明德扬四步法状态机的模板。

Test

可以调出测试文件的模板。

Regx

定义reg信号时使用。其中x是指位宽数字，目前支持1，2，3，4，8，16，32。

当x为1时，即Reg1，可以调出以下语句：

reg               ;

当x为其他值时，如Reg8时，可以调出以下语句：

reg  [    7: 0]     ;

Wirex

定义wire信号时使用。其中x是指位宽数字，目前支持1，2，3，4，8，16，32。

当x为1时，即Wire1，可以调出以下语句：

wire              ;

当x为其他值时，如Wire8时，可以调出以下语句：

wire [    7: 0]     ;

Inputx

定义input信号时使用。其中x是指位宽数字，目前支持1，2，3，4，8，16，32。

当x为1时，即Input1，可以调出以下语句：

input              ;

当x为其他值时，如Input8时，可以调出以下语句：

input[    7: 0]     ;

Outputx

定义output信号时使用。其中x是指位宽数字，目前支持1，2，3，4，8，16，32。

当x为1时，即Output1，可以调出以下语句：

output             ;

当x为其他值时，如Output8时，可以调出以下语句：

output[    7: 0]     ;

Initial

用于调用测试文件中initial段的语句。语句中补充了#1延时，请注意不要删除。

initial begin

#1;

end