MDY专题课产品交流【汇总贴】

【问题1.2】SDRAM和DDR3课程，使用是什么平台？

【问题1.3】 使用DDR3 IP一定需要读地址FIFO，读数据FIFO，写地址FIFO，写数据FIFO来先进行数据缓存吗？

答：这个理解是不对的。这里没有跨时间域的信号传输的。因为IP核会产生一个本地时钟，这个本地时钟是可以直接采集数据的，假设为clk_ddr_local。

用户可以直接使用clk_ddr_local来往IP核传输数据。

好了，接下来再考虑一个场景：我有一组数据A，产生于时钟域clk；A要写到DDR，DDR的时钟域是clk_ddr_local。

自然地，A要跟时钟域到clk_ddr_local，然后才能写到DDR中，这就需要用到FIFO。

接下来考虑另一个场景：我有一组数据B，产生于时钟域clk_ddr_local；B要写到DDR，DDR的时钟是clk_ddr_local。

由于两个时钟域相同，直接写就好了。（通常来说，这已经不属于DDR的知识了，而是属于跨时钟域处理的知识，是FPGA工程师都应该知道的概念）。

【问题1.4】用户逻辑控制DDR3读写的程序不是需要自己写吗？答：官方一般提供了DDR3的IP核。

答：用户可以通过DDR3 IP核来进行DDR3芯片的读写。但是用户需要写逻辑来控制DDR3 IP核。

答：课程中的SDRAM部分，会有例子讲如何写入图像到SDRAM中，DDR3/4也是类似的。

        但由于每人的项目不同，所以需要学员根据自己情况来移植。

【问题1.6】如何知道ddr3里不空，可以读取了？

答：DDR3和RAM一样，是一个存储器件，它的每个内部单元都存储了当前的数据状态值。

      但DDR3和RAM本身，是没有“空”、“存有数据”，“数据满”等概念的。只要给地址，它就会把当前地址的数据给到总线上，

      而且这个地址可以读很多次。在设计的时候，是由设计师用自己写逻辑来判断DDR3是否为空。

【问题1.7】请问这个sdram的自动刷新命令发送后，是不是刷新的是所有bank的同一行都在执行刷新呀？也就是说刷新的是不同bank的同一行，是不是这样理解

答：是的。发送一个自动刷新命令，所有BANK同一行都会刷新。

【问题1.8】请问有ddr3的IP核手册吗？（altera的）

答：IP核不同，界面会所不同，但一般都会提供下载链接的。VIVADO、ISE等，也是同样的情况

 【问题1.9】做一个用到ddr4的项目，有一个ddr3的例程，不知道怎么改成ddr4？
答：百度搜索找资料，按流程配置就好，这个我们没有教程，只能看数据手册

二、高手修炼专题课

三、实用调试技巧专题课

四、FIFO架构设计专题课

 【问题4.1】关于FIFO的深度计算问题，可以看此贴：http://www.mdy-edu.com/jishuwenz/2020/0219/914.html

【问题6.2】点拨开发板可以显示摄像头拍摄过来的图片吗？

【问题6.3】PCLK的时钟频率问题

【问题6.4】是否不使用PLL，而是用PCLK来作为采集模块的时钟？

答：PCLK经过插件连到FPGA，这其中可能会不稳定。为解决此问题，将PCLK连到PLL，产生一个同频同相的时钟，

      使用这个时钟作为采集模块的工作时钟。这样，即使PCLK缺少或者不稳定，但产生的时钟也会保持稳定。

【问题6.5】摄像头寄存器配置模块中，配置的是04对应RGB，但是数据手册中RGB应该是01，这是为什么？

       如果想要最原始的数据，就使用RAW格式；如果要摄像头先美化一下，就使用RGB格式。想要哪种格式，取决于您的需求。

答：边缘检测中，ov7670_cfg模块和sccb模块，就是用来配置的，可以参考

【问题6.7】边缘检查课程案例OV接口是用MIMP还是DVP的？

答：OV7670是标准的SCCB接口，兼容IIC接口

【问题6.8】请问在边缘检测模块中的vga_config模块，如果想显示完整的一帧图像（假设为彩条显示）而ram资源不够，我用的多维数组来做存储器存储16bit 640*480个像素点，

（目的：在local_wr_req时将写数据按地址存进去，在local_rd_req时将数据按地址读出来），请问以下代码方案是否可行，若不行，请问该如何实现此目的？(代码如下图示)

答：
1. 使用二维数组代替RAM方法：二维数据使用的是寄存器资料，通常RAM资源是远远大于寄存器资源的，所以RAM不足时，寄存器一般也不足。
2. 如果只是仿真用途，这个是可以的，可以不考虑资源。既然是仿真，那自然也可以增大RAM了。
3. 注意上面代码中有错误，读写地址是独立，不是共同一个的。读哪些地址数据，无关写地址。上面代码中不正确，具体请仿真。


【问题6.9】这个关系怎么得到的呢？根据这个图的话 上面的关系不应该反过来吗？在下一拍的时候应该吧taps0_ff0赋值给taps0x呀？
 

答：没有 ff0就是表示 延时一拍的意思，taps0_ff是taps0前一时刻的值，需要得到这种结果，就是通过时序逻辑打一拍，资料提供的有直播课讲解，建议结合仿真波形去看，测试文件有提供

七、综合项目实践课——千兆网项目专题课

答：本课程讲述的是千兆网，对于百兆网来说，UDP IP MAC和ARP协议都是相同的，

      不同的是MAC IP核、FPGA和PHY芯片的接口不同。

【问题7.2】千兆网课程有实现TCP协议吗？

【问题7.3】请问下，三速以太网IP核配置时，32bit对齐选项的意义在哪里？

答：在接口为32bit时，每个VLD有效时的数量是4个字节。由于MAC头是14字节，不是4的整数倍，

在发送方向，在补上MAC头后，

必须调整数据（拿出2字节与MAC头最后2字节凑成一个4字节的有效数据），这样处理比较麻烦。  

同时道理，接收方向，去掉14字节MAC头后，

会有一个VLD多出2字节的有效数据，这样调整也麻烦。为此，MAC IP核里有一个功能，

就是32位对齐功能。该功能决定，在SOP位置时，

最高2字节是否为无效数据。 当是无效数据模式时，发送方向插入2字节无效数据+14字节MAC头；

在接收方向，删除前16字节MAC头，剩下就是效数据。这样处理就方便很多了。

答：勾选对齐后，接收方向将删除无效数据，直接输出数据，即SOP位置的高2字节也是有效的，

一直到EOP位置。发送方向，认为从SOP到EOP的位置都是有效的。

 不勾选的话，接收方向，IP核输出、SOP位置的高2字节是无效数据。

发送方向，进到IP核的数据里，将SOP位置的高2字节视为无效数据。

【问题7.5】如下图所示，当使用了PAD_EN功能时，接收方向，会将PAD去掉，但实际上没有去除，是怎么回事？

答：请看下面描述：第一段，当值小于600，该域反映的是长度，才会继续检查PAYLOAD长度，

进而才会有REMOVAL。

当值大于600时，该域反映的是类型而已，则不会REMOVAL。

【问题7.6】课程里会包含TCP协议吗？

答：TCP协议使用逻辑实现非常复杂，所以本课程不会包含此部分内容。

【问题7.7】RGMII支持10M/100M/1000M三种模式吗？

答：RGMII是"吉比特介质独立接口"的含义，即1000M的传输接口。其他几种接口包括GMII、MII等。

注意一下，10M/100M/1000M三种模式，指的是该“芯片”支持这三种接口，不是说RGMII支持。

当芯片采用了RGMII或GMII时，就传输1000M；当采用了MII 100M时，就是传输100M。

注意的是，RGMII和MII的部分管脚是可以复用的。

【问题7.8】千兆网配置寄存器的定义代码中，下面两个IP核数据手册中没有说明，是什么作用的？

答：第一行语句的作用是“等待10000个时钟周期”。目的是当完成前面的配置后，等待10000个时钟后，再去配置下面的寄存器。这是因为有时

候，配置完上面寄存器后，有可能要等一段时间才起作用，所以要等一等。这个“等待”功能是FPGA里面代码实现的。

第二句作用是测试使用的，可以删除，在调试时看看接口是否正确。

【问题7.9】本项目有没有配置外部的PHY芯片？

答：本项目是没有配置的，因为默认PHY芯片是不用配置就能正确使用的。

【问题7.10】、百兆网和千兆网的区别是什么？

答：1. IP核是一样的
2. 千兆网使用的是GMII接口，百兆网则是MII接口。gmii数据线是8位；MII接口使用是4位数据线，也就是TXD低4位和RXD低4位。
3. 时钟频率不同，千兆网是125M，百兆网是25M时钟。
4. 百兆网的TX时钟来自于PHY芯片，芯片管脚使用的是tx_clk，而不是gtx_clk。
5. MII接口的4位数据线，是先发1个字节的低4位，再发高4位。


【问题7.11】老师，咱们千兆网项目中，为啥用sharkwire抓包的时候  最大传输速率到不了千兆呢？           
答：因为包文传输的时候，会有消耗的，例如包与包之间有帧间隙，并且每个包会有前导码和FCS部分。因此达不到理论的千兆。


【问题7.12】请问一下在千兆网工程里，初始化mac IP核时，signaltapii有些reg_cnt刚开始时，add_wdata会出现一小段莫名其妙的数据，是怎么回事 ？

答：请注意这个signaltap采样的时钟一定要跟代码模块的时钟一致。
SignalTap使用教程：http://www.mdy-edu.com/jishuwenz/2019/1210/107.html


【问题7.13】在千兆网的rx_filter模块中，读数据的时候为什么用add_cnt=m_empty==0，这个信息FIFO的不空作为读条件？

答：信息FIFO非空，表示数据FIFO中存有一个完整的包文，因为需要判断包文是否正确，所以需要数据FIFO中保存一个完整包文之后再读出。
由于本模块需要将32位的数据转成16位的，计数器cnt数两次，表示数据FIFO需要两个时钟读出一次，当遇到最后eop的时候，
由于可能存在无效字节，所以当无效字节为2个或者3个的时候，计数器只需要数一次就够了。


【问题7.14】在千兆网的rx_filter模块中，信息FIFO深度为什么设置为32，设置为1就可以了吧？
答：这里设置为32只是顺手而为，而且占用的资源也不是很多，所以就没有进行修改，深度改为1也是可以的。


【问题7.15】在udp发送的过程中，假设源端口为0x1234，目的端口为0x5678，那么发送的是12345678还是56781234？
答：发送的时候是按照12345678来发送的。

【问题7.16】为什么udp协议在发送和接收的时候，源端口和目的端口顺序会反？
答：包文的协议时固定的，只会按照源地址加目的地址的格式发送。
1. FPGA发送的时候，FPGA产生包文，端源端口是1234，目的端口是5678。然后发送格式是源+目，因此发送的是1234_5678
2. FPGA接收的时候，PC产生包文，源端口是5678，目的是1234，然后发送的是源+目，因此是5678_1234。


【问题7.17】请问一下，我编译千兆以太网的时候，为什么把这个clogb2文件添加进去就会报错，说是sv文件？还有这个文件有什么作用？谢谢
答：clogb2不是一个完整的module文件，它是被用include的方法加入代码中的。它不需要加到工程上，所以可以把它去掉。


【问题7.18】请问下，在做练习工程的时候，需要自己设计MAC首部发送电路，MAC首部14字节，但数据位是4字节的，我需要定义 发送首部的计数器，这里4是不能被14整除的，我应该怎么处理?
答：1、可以在设计代码的时，把产生的mac头、IP头、UDP头拼接起来的时候，在最高位补2字节的无效数据零。
      2、或者在mac_ip核进行相关的设置，具体可以查看相关数据手册附：数据手册在打开IP核后如图所示位置查看
 


【问题7.19】千兆网转百兆网的时候，需要给phy芯片一个参考时钟，是怎么给的？
答：开发板上有一个12M的时钟芯片，是给phy芯片的。外部晶振的事，跟FPGA无关


【问题7.20】我的采样时钟就是模块的工作时钟（always块里的）；现在从MAC_IP核输出的数据不正确，根据常见问题PDF里问题1和6的解答，
     有两种情况，如果时钟没问题那就有可能是IP核的输入信号有问题。我对应的代码和signaltap采集到的数据如图：

请问这种情况下，输入的数据算是正确的吗？
答：结果是正确的。原因同上【问题9】


【问题7.21】再设置好电脑的IP地址之后，把界面关掉，然后再打开就没有了，需要重新设置，怎么解决？
答：
1、点击左下角的WIN图标，输入CMD然后回车，打开DOS模式窗口。
2、在DOS命令行提示符下直接输入：“netsh winsock
3、reset”，然后回车，会提示需要重启，不要管它。
4、在DOS命令行提示符下直接输入：“netsh int ip reset
5、reset.log”，然后回车，提示重新启动计算机完成此操作。
6、关闭DOS窗口，重新启动计算机，问题解决。


【问题7.22】千兆网我们的和用mdio接口的有什么区别? 我们的教程是没有用到这个接口的
答：MDIO接口是用来配置外部的PHY芯片的，不是用来传输数据的，也就不是做网络协议使用的。  当您需要配置外部的PHY芯片时，可以使用MDIO接口，否则可以不用。



【问题7.23】请问千兆网工程里，输入给MAC_IP核的ff_rx_rdy信号为什么直接置1？跟速率和带宽有关吗？



答：rdy表示下游模块准备好指示信号，如果准备好了就为1，没准备好就为0。  在本案例中，下游模块是rx_mac_analy模块，该模块支持rtl8122_a_mac_ip模块任意速度的数据，
       即无论怎么来，下游模块都能接收并正确处理，所以在此处置为1（时刻准备好）就可以了


【问题7.24】请问，一个基础问题，千兆网工程里多个模块都调用了FIFO，在不同模块里调用的fifo的例化名（比如：u_dfifo）能否重复？
答：可以试试操作，在不同模块是可以重复的。


【问题7.25】这个是因为IP核没有破解吗？

答：这个错误就是高版本生成的工程在低版本中打开出现的编译错误，用高版本的quartus打开即可（如18版本的）

【问题7.26】千兆网课程使用的是哪个PHY芯片？
答：本课程使用的是MP801芯片，使用提RTL8211芯片。但课程中，几乎没有涉及到PHY芯片的内容，PHY芯片使用的是默认配置。对于其他PHY芯片，也是通用的。


【问题7.27】千兆网课程是ALTERA，是否与XILINX的通用？
答：本课程主要涉及到各个协议的RTL实现，这部分代码是通用的。但有一个MAC IP核，本课程的工程是使用ALTERA的，XILINX的亦有相同的IP，需要您移植。
      总的来说，MAC IP占整个课程的比重不大，大概是5%的内容。

【问题7.28】您的UDP教程里面包不包含ARP和CRC328bit这两个地方的讲解？
答：有arp的讲解，但crc就不包括。

【问题7.29】千兆网课程的源码中有相应的tb仿真代码嘛？

答：没有，但如果要验证功能正确性可以上板验证和仿真文件

【问题7.30】请问下载程序后，电脑检测不到本地以太网，把程序删除又可以检测？

答：可能程序里有复位管脚，把这些PHY芯片复位了。

【问题7.31】以太网通信中，抓包工具wireshark能抓到 但网络调试助手收不到 是怎么回事？

答：可能性有如下几种，请逐一排除。

1. IP地址不正确，请检查IP地址，尤其注意目的IP和源IP的区别

2. 端口号不正确，请检查端口号，尤其注意目的端口和源端口的区分。

3. 目的MAC地址不正确，可以尝试发送广播包文（非ARP包文）测试。

4. 包文过短，小于60字节。

【问题7.32】工程仿真的前导码后为什么有两个字节的0呢? 按理说应该紧跟目的MAC地址 图中e8 6a就是目的MAC开头.

答：MAC IP核的有一个32bit对齐的功能，关于该功能意义，请看【问题7.3】。

       如果出现上图中问题，有可能是MAC IP核中的32bit对齐功能设置有误。

【问题7.33】千兆网项目中，是否包括TCP协议实现？

答：千兆网项目是使用的UDP协议，而非TCP协议。

       目前来说，TCP协议由于有握手机制、重发机制等功能，在逻辑上实现相当困难，暂未看到商用的案例。

【问题7.34】高速采集后的数据  是存到内存或者flash吗 ？

答：激光项目：采集到数据后，内部进行计算和处理，并将结果通过千兆网上传到上位机。

      大数据采集项目：从光纤采集到数据后，保存到DDR3中，然后读出送到PCIE上位机。

【问题7.35】请问插上千兆网模块后，PING不通？
答：千兆网模块是一个基于PHY层的模块，不是完整的网卡，实现的是PHY层的协议，没有实现MAC层、TCP/IP层协议。
       因此，不可能PING通（因为PING功能是在TCP/IP层实现的）。要实现PING功能，需要编写FPGA程序来实现。

【问题7.36】插上设备后，电脑识别成百兆网问题？ 

答：上电后，电脑与千兆网模块之间会开展自协商对话，根据双方的环境确定通信速率。如果希望工作在1G，而实质协商成100M，则依次按如下检查。
1. 检查电脑网卡是否支持1G，具体请看网卡设置
2. 检查网线是否支持1G，有类型的要求。
3. 换台电脑试试
4. 以上都测试过后还不行，请找指导老师确认。

八、时序约束专题课

(全部内容时序约束的问题，请看如下帖子：http://www.mdy-edu.com/wentijieda/20210410/1294.html)

【问题8.2】VIVADO/QUARTUS练习中，rst_n是否需要约束？

 在Edit Timing Constraints中点击，然后在creat clock窗口中，双击“Double click to create a Create Clock Constrtaint”。在弹出的窗口中

Clock name为该时钟命一个名字，Source objects是不需要填的，因为是虚拟时钟，就是没对象了。

【问题8.4】时序约束出现时序违例(Slack为负数)，如何处理？

【问题8.5】VIVADO中，如何查询未约束的时钟、未约束的输入延时和输出延时等？

答：上图中打两拍的方法，其本质不是为了“纠错”，它的作用是为了防止“亚稳态”。

【问题8.7】既然打两拍的方法不能纠错，那“打两拍”还有什么意义？

【问题8.8】模块A的时钟clka为100MHz，模块B的时钟clkb为300MHz。现在模块A要把32bit的数据送给模块B。模块A要如何发送，模块B要如何接收呢？

答：方法1：采用异步FIFO的方法。

      方法2：采用指令信号的方法传输，模块A产生vld信号给模块B，模块B对vld进行同步化处理(打两拍)后，检测同步化信号的上升沿。

      需要注意的，VLD的信号是让模块B周期的三倍或以上。由于clka是100M，产生的vld是10ns，而clkb是300M，周期是3.33ns。所以模块A只要产生1个时钟的vld给模块B即可。

【问题8.9】模块A的时钟clka为300MHz，模块B的时钟clkb为100MHz。现在模块A要把32bit的数据送给模块B。模块A要如何发送，模块B要如何接收呢？

答：方法1：采用异步FIFO的方法。

      方法2：采用指令信号的方法传输，模块A产生vld信号给模块B，模块B对vld进行同步化处理(打两拍)后，检测同步化信号的上升沿。需要注意的，VLD的信号是让模块B周期的三倍或以上。

【问题8.10】一块电路板上，有两个芯片，芯片A的时钟clka为100MHz，芯片B的时钟clkb为100MHz。现在芯片A要把32bit的数据送给芯片B。模块A要如何发送，模块B要如何接收呢？

答：方法1：采用异步FIFO的方法。

      方法2：采用指令信号的方法传输，模块A产生vld信号给模块B，模块B对vld进行同步化处理(打两拍)后，检测同步化信号的上升沿。需要注意的，VLD的信号是让模块B周期的三倍或以上。

【问题8.11】A, B时钟都是50M，但是他们不相关，为了防止编译器把他们默认为同一个时钟，是不是要用一个异步时钟组约束，来告诉编译器他们是不同的两个时钟？

【问题12】 建立时间可以是负值吗？

【问题13】 程序原本时序可以通过，加上singalTap节点之后时序不通过是什么原因

      由于改变了资源，因此肯定对时序是有影响的，有可能改善了也有可能恶化了。如果时序有问题，分析路径，如果是在线调试工具路径，评估是否会有风险，没风险就算了

【问题8.14】时序约束什么时候要做？

【问题8.15】时序约束建立时间和保持时间的生活案例。

       而保持时间分析，则是“本个时钟”发出数据后，如果延时太小，会影响“本个时钟”对上一个数据的采集，因为不需要加1个时钟周期。

       另外，要注意一点，保持时间是跟时钟周期无关的。

【问题8.17】一个外部的信号，经过状态机的“组合逻辑”，这也要做同步处理吗？

答：需要做同步处理的。首先明白一点，FPGA里的时序逻辑=组合逻辑 + D触发器。组合逻辑的最终结果，还是要发D触发器的。所以还要做同步化处理的。

【问题8.18】请教下，做时序约束，做到这步时，这些都要勾选上吗？ 

答：当然不是，要逐个分析确认，没有一选就全选上的道理。

【问题8.19】下面的生成时钟约束，是否一定要勾选？

答：这应该看生成时钟那一节视频，里面重点强调了“什么叫时钟”？ 上面的图里，您应该要搞清楚，它被识别出时钟了，正不正常？如果是正常，那您肯定是要添加约束，定义频率吧。如果它不应该识别出时钟了，那您应该检查您的代码，看是不是代码不规范引起，或者有没有潜在的问题。注意一下：约束不是目的，约束是为了查看报告，看设计有没有问题的。

【问题8.20】系统同步只可能是单沿采集？没法像DDR那样双沿采集？

答：系统同步也是可以是双沿采集的，但比较少。课程里，只是介绍了部分情形。

      如果想看所有情形有哪些，可以打开VIVADO的时序约束向导，可以设置INPUT DELAY窗口查看。

【问题8.21】QUARTUS生成SDC时，默认出现的那条时钟约束是正常的么？我自己删掉就行了？

答：默认生成的当然是不正常。

【问题8.22】老师问一下，我画的后边那个部分，我认为应该没有数据吧？

答：不是 这个不是有没有数据的概念 而是数据是否稳定的概念。

【问题8.23】请问下有没有针对SDC时序约束语法的讲解吗？

答：时序约束里，只讲解了用到的部分。如果想看更多部分，我估计你要看这个语法的权威资料了。

【问题8.24】老师您好，我在学习时序约束视频，看到第一个视频这块“流水线设计思路：乘法器可以分成加法器，然后加法器还可以分成什么，一直听不清”

答：最后可以分成与门这些最简单的门电路。

【问题8.25】老师请问红色的是不是不满足时序要求？

答：不是的，setup和hold时间形成一个时间窗，只要在这个时间窗里信号稳定就饿可以了 在使用时序分析工具的时候，字体为红色时间提示是不满足时序要求

【问题8.26】为什么建立时间分析的时钟到达时间要加一个时钟周期而保持时间分析则不用呢?

答:因为建立时间是源寄存器发出数据,目的寄存器采集,也就是上一个时钟发出来,本时钟采集。这里有一个时钟周期的因素,所以要加1个时钟周期。

而保持时间分析,则是“本个时钟”发出数据后,如果延时太小,会影响“本个时钟”对上一个数据的采集,因为不需要加1个时钟周期。 

九、PCIE专题课

【问题9.2】多少通道都可以吗？

答： 是的，都可以。

【问题10.1】光纤项目主要是培训内容是哪些接口？
答：主要是培训DDR3/GTX接口（着重培训的是用户接口逻辑设计，也就是接口代码，而非单纯的IP核使用），

      本项目的工程也包括PCIE接口内容，但不会详细教授。

【问题10.2】GTX接口使用的是什么协议？

答：本项目是点对点通信，所以MDY使用GTX IP核后，封装了一层用户协议，这个用户协议是自定义的，参考了UDP协议的思想。

【问题10.3】光纤项目包含PCIE吗？

答：本项目的工程包括PCIE代码，但注意的是，虽然有PCIE代码，但文档资料以及教学内容都不包含此部分，即不教授PCIE的内容。

       如果需要PCIE的学习内容，可以参考MDY的PCIE教程（注意，PCIE教程与光纤项目是完全独立的，内容没有任何相关性）。

【问题10.4】光纤ip 核的输入时钟是156.25M hz，输出时钟是多少呢？

答：光纤的IP核，有一个从外部时钟芯片过来的时钟，本项目中使用的是156.25M。通过该时钟，IP核产生给“用户侧”的时钟gtx_tx_clk，频率为156.25M。

       同时，IP核会从LANE中恢复出接收时钟gtx_rx_clk，频率为156.25M。 注意，LANE那边是没有时钟线的。

【问题10.5】pcie(pcie_usr_clk) 用户侧的输出时钟是多少呢?

答：该时钟是150Hhz。

【问题10.6】ddr3(ui_clk )用户侧的输出时钟是多少呢?

答：该时钟是200M。

【问题10.7】光纤最大可以跑多少G?

答：单独从光纤接口来说，光纤接口最多可以跑10G。但如果是4条光纤都跑10G的话，总带宽是40G，PCIE则只能跑20G，即进来的数量多，送给PC的少，这样是不行的。

【问题10.8】现在这个光纤是跑2.5G 吗？是按16bit 数据乘以156.25Mhz 得来的吗？

答： 首先是项目需要2.5G的速率，所以光纤要跑2.5G。

       其次，根据2.5G，从而推算出你的用户侧时钟和数据位宽，位宽*时钟频率=2.5G。例如，位宽为1，则意味着用户侧时钟2.5G，这不现实。

       位宽为16位，则时钟频率是156.25M，这是比较正常的时钟；当然，你可以选位宽为32位，时钟频率则为78.125M，也是可以。

【问题10.9】课程说使用的是用户自定义的协议，难道不是使用aurora协议吗？

答：本项目的IP核，其内部是使用了aurora协议的，IP核已经实现了该协议的内容。

       这里所说的“自定义协议”，是指IP核之外，由用户定义的用户层协议。例如接收侧，用户从IP核收到数据后，这里数据的定义是什么，则由用户确定的。

【问题10.10】老师您好，高速光纤通信项目通过光纤接口进来的数据量是多大的？DDR中需要存放多少数据呢？

答：每路是2G左右

【问题10.11】每一路是2G，四路就是8G，那DDR可以放的了吗？

答：DDR是边存边读的，写满就丢弃。

【问题10.12】老师您好，高速光纤通信项目通过光纤接口进来的是什么数据，出去的又是什么数据呢？

答：项目背景是高速AD数据，出去的也是此数据。但其他我们不关心

【问题10.13】老师您好，想问一下光纤项目的光纤接口模块传输速率是多少，是怎么计算出来的？

答：请看问题11.7的答疑

【问题10.14】光纤通信项目代码是串口控制模块的，但是说明文档基本上没有讲解这一块，请问MDY有没有更详细的说明文档呢？

答：课程网盘还没有这方面内容，串口控制是基础内容。您需要了解哪些问题，可以在交流群里沟通。

答：购买此课后，均加入MDY的专题课交流群。

 【问题11.2】交流群会解答哪方面的内容？

       本课程的交流群，将不会详细解答基础问题，例如VERILOG语法；自己修改的代码，如果出错，请自行定位。

【问题11.3】FPGA的JESD204B参考文档是PG066吗？

【问题11.4】 AD9144的同步信号已经拉高了，这说明已经配置成功了？

答：要使用AD9144成功，可以依次检查以下AD9144的几个寄存器。

      地址OX470：该寄存器用于表示LANE有没有检测到K28.5同步字。如果说FPGA管脚配置错误、时钟有问题、LANE速率有问题

    （例如双方配置的LANE速率不同，一端为2G，另一端为2.5G；或者信号质量不高，传输有误码等），则读到的值将不正确。

      地址OX471：检查是否所有的LANE都已经同步。如果地址0X470正确，本寄存器不正确，则可能是速率、时钟有问题。

      地址OX472：检查checksum，即校验和是否正确。如果说FPGA和AD9144的参数不同，或者是传递有错误，则此寄存器值不正确。

【问题11.5】顶层模块jest204b_test中，下面的代码是什么含义？

答： 本工程有一个功能，通过按下按键，可以改变信号的频率。工程一共支持6种频率，cnt1值为0~5，分别用来表示6种频率。

       上面代码中的cnt0控制频率的，其是通过控制同一值重复的次数来达到控制频率的目的，例如假设某信号值为01234为100M信号频率，

       让每个点重复一次，即0011223344，信号频率就变为50M。

       cnt0的值根据cnt1来改变，例如当cnt1为0时，cnt0的值为0~31，当cnt1为1时，cnt0的值为0~15，当cnt2为2时，cnt0的值为0~7。

【问题11.6】如果要实现与工程中不同的分辨率和不同的采样率（即输出波形的频率不同、分辨率不同），要怎么做？

答： 如果要改变波形的频率，需要涉及到整个系统不同参数的调整，包括用于通信的lane的个数、时钟频率、IP核的寄存器配置和AD9144的寄存器配置等等。

       具体可以参考视频中，具体应该按下图的步骤来分析：

上图中，依次是确定需求，即您希望的信号频率、采样率DAC个数分别是多少，然后据此确定需要多少条LANE；进而确定AD9144的配置；lane的

速率;sample时钟等等。本课程有对应的视频讲解，可以详细理解。请理解视频中介绍的思想，从而应用到您自己的项目中。

实用建议：建议您在我们提供的案例基础上，每次改动一点点，看到正确效果后，再做下一下，最终完成最终的目标。

【问题11.7】案例中，插值为2的意义？为什么要插值？

答：插值，顾名思义，就是在两个数据中间自动插入数据。例如要产生一个波形012345，不插值的情况下，FPGA必须要发送数据012345这几个

      数据给AD9144；而在插值为2时，FPGA只需要发送0246数据，然后AD9144自动补充135。本案例中，为什么要使用插值为2，是假设的一种需求情况。

【问题11.8】在文档《JESD204B协议》中，第52页的下面两个图，为什么这两者的CF不一致？CS又是什么？

答：CS是指一个SAMPLE中的控制位比特数，上面两种情况，每个SAMPLE都加了2位的控制比特，即图中的C1和C0。

注意，图中的“Cr0:3[C1:C0]”，是指Cr0的[C1:C0]+Cr1的[C1:C0]+Cr2的[C1:C0]+Cr3的[C1:C0]。

CF是指一个FRAME CLK中的控制字个数，单位为字节。注意，这里的CF的限定条件是一个“FRAME CLK”。一个FRAME CLK，即上图中的一列数据。

从第一个图可以看出，第一列控制字是Cr0:3[C1:C0]，共8比特，所以为CF=1。

从第二个图可以看出，第一列控制字是Cr0:3[C1:C0]和Cr8:11[C1:C0]，一列共有16比特，所以CF=2

【问题11.9】在讲解需求时，下面的16是什么含义？

答：这里的16，是我们假设一个正弦波由16个采样点组成，所以由信号频率*16=采样频率。

      当然，这里的16假设值，当您的正弦波是由32或者64，或者更大数组成时，当然就不同。我们这里是先确定需求。

【问题11.10】204b配置完了才正常工作还是不配置也能工作，配置完之后会改变工作方式？

答：都是需要配置完才能正常工作的。

【问题11.11】是否应该补充IP核的配置，为什么要那样配？

答：1. 关于各个参数，如CS F M N等参数，在讲解确定需求的视频中，已经逐个分析出来。总的来说，是看AD9144文档，看MODE后，根据MODE所推荐的参数来配置。

      2. 得到上面参数后，请阅读一下FPGA IP核的寄存器手册，很简单的，基本上是各个参数配上去就行了。

      3. 配置代码，可以看代码解释视频，后面补充了。

【问题11.12】204b配置文件里面有一个寄存器有疑惑，手册里面写的最小是1，但coe配置成0 。

答：寄存器中，“parameter range 1-256”，是指F这个参数的范围是1-256。但后面有描述，此寄存值的值 = F-1，所以才填为0。

       这里描述有些歧义，但可以用这种方法排除：假设寄存器是1-256，那该寄存器是8位的，无法表示256，矛盾。

【问题11.13】在AD9144的0X308~0X30B这几个寄存器，是用来选择serdin和lan的关系的，这是如何对应的？

答：下面是这几个寄存器的相关描述。

首先，明确概念，SERDIN0~7指的是AD9144芯片上定义的管脚，是物理的，可以去看管脚图。LANE0~7，是指内部表示的LANE编号。

估计是为了灵活性，LANE0~7不是与SDRDIN0~7不是一个一个对应的，其对应关系是可以配置的，上面几个寄存器就是起这种作用。

例如，LANE0可以与SERDIN0对应，这个时候的0X308[2:0]=0，也可以和SERDIN4对应起来，这个时候0X308[2:0]=4。

其次，理解了上面关系后。你可以根据实际情况来配置，例如，本案例中的AD9144子板，它的SERDIN0~3是没有用的，只使用了SERDIN4~7，这是

固定死的。然后内部的配置，您可以使用LANE4~7来对应SERDIN4~7，也可以使用LANE0~3来对应SERDIN4~7，这由您来决定，都是可以实现的。

最后，再强调一下工程思维：芯片提供了很多功能，您用也可以，不用也可以，您会怎么做？你就选择最简单的来做，甚至就是忽视它存在，也就是使用默认值。

【问题11.14】JESD204B课程里包括AD和DA吗？还是只是其中一个？

答：本课程只包括AD部分，并且是以AD9144为例来说明。注意不同AD和DA芯片，其使用方法都是不同的。本课程只讲述一般思路，需要学员举一反三使用。

【问题11.15】要得到16个点，插2，所以实际传8个点；学习笔记里面生成的正弦波，由于插2了，实际是32个点，这么理解对么？

答：在DA输出端如果16个点组成一个正弦波，插值为2的情况下，FPGA只需要传输8个点/正弦波。

      如果FPGA传输16个点/正弦波，插值为2的情况下，DA输出端实际是32个点/正弦波。

【问题11.16】为什么v5版本是6.4Glane速率，而v7就是3.2Glane速率了，都是10~40M的正弦波啊？

答：LANE的速率，可以大于等于“需要的速率”，只要能保证传输即可。

【问题11.17】专题课实现的最高采样率是多少？

答：专题课里有多个工程案例，实现的最高采样率是1Gbps。理论上，AD9144是可以实现2.8G的，但课程没有提供。

【问题11.18】JESD204B的licensing在哪里获取？

答：请去官网获取临时licensing，链接如下：https://www.xilinx.com/products/intellectual-property/ef-di-jesd204.html

      选择：Evaluate ip选项，按提示操作即可。临时licensing，获取后，可以不联网，然后正常生成bit文件。

      正式的licensing，需要购买，如果需要请向官方购买，MDY不提供正式licensing。至于临时和正式的区分，暂时未知，目前来说不影响学习用途。

【问题11.19】用户用破解的Vivado能不能使用 JESD204B的Ip？

答：可以使用。但注意，JESD204B的IP是临时licensing，具体请看问题11.19。

【问题11.20】案例中的AXI时钟必须是100M吗？

答：不一定，满足范围即可。在设置IP核时，有提示范围的。

【问题11.21】有没有k7芯片许可证或者下载地址？在官网没找到

答：官网licence的中心网址:https://www.xilinx.com/support/licensing_solution_center.html

这个license是跟机器绑定，需要客户自行到官网申请，MDY提供不了文件。

【问题11.22】204B的每个时钟发送的4个采样点，是输出波形里紧挨着的4个点吗？还有9144输出波形周期是如何控制的？怎样算发送完了一个完整波形的数据？

答：这个可以看txdata的视频讲解。

【问题11.23】204B的教程目前只有发送的，没有做接收的吗？

答：我们课程是只有发送的，没有接收的，不过接收方向的可以参考。

【问题11.24】使用204B的IP，为什么需要用到204B_PHY，是为了链接网络口吗，那如果不连接网络口，是否就不需要使用204B_PHY这个IP了，只用204b的IP一个就够了？

答：PHY只是接口传输作用，如果没有接口的话，那自然可以不用。目前没看到有这种使用场景。

【问题11.25】关于时钟计算，那个R是如何得到的？

【问题11.26】请问一下jesd课程的参考工程中：v7与与其他版本的不同是没有拆除9144子板的cpu。

请问这里的拆除具体指的是什么？难道v3v4v5不能直接把9144fmc插到k7上就能用？要另外做什么硬件准备吗？

答：按照V7去做硬件即可。前面拆除是因为我们做项目时，就拿到一个拆除的硬件。

【问题11.27】204b，通过lane传输的时候，fpga不用单独给DAC提供时钟，而是通过CDR从lane数据线中恢复出时钟，这样理解对吗？那还有output delay吗？

答：是可以这样理解，没有output delay的。

【问题11.28】项目里的SPI时序没有详细讲解，看不懂。

答：本课程定位为非基础课程，SPI时序属于基础设计。如果想了解SPI时序理论，可以百度相关内容，资料很丰富的。

       如果想了解MDY的SPI是如何实现的，可以参考如下资料：http://www.mdy-edu.com/jishushipin/2019/1212/596.html, SPI内容在最后讲述。

【问题11.29】老师，204b的input delay是SYSREF吗？这个是怎么处理的。

答：本项目不需要时序约束，您描述的问题点也不清晰。

【问题11.30】204b是不是不能通过示波器抓取，那有什么方式知道lane的速率是2.5G？

答：配台高级示波器，或者使用IBRT测试，具体的方法请百度。

【问题11.31】如果我这里有两个9144芯片，他们之间如何同步呢？

答：1. 时钟同步，采用同一个时钟芯片，由这个时钟芯片产生多路时钟给这些AD9144，由于时钟源是相同的，所以时钟都是一样的。这样可以保证时钟的同步。

      2. 由于都是一个FPGA发数据，按照JESD204B排列数据分配给各条LANE，这样就可以了。

【问题11.32】JESD课程是用Veriiog代码实现还是用XILINX的IP核？

答：该课程使用了IP核来实现