VHDL语言基本概念

什么是VHDL语言

·是Very high speed integration circuits HardwareDescription Language的缩写;

·70年代和80年代初，由美国国防部为他们的超高速集成电路VHSIC计划提出的硬件描述语言;

·支持硬件的设计、综合、验证和测试;

·VHDL有严格、准确地语法规范定义，是一个国际标准，由IEEE负责维护;

·VHDL语言的所有定义都是公开的。

VHDL语言的两个基本工具

设计过程中的每一步都可称为一个综合环节
（1）从自然语言转换到VHDL语言算法表示，即自然语言综合；
（2）从算法表示转换到寄存器传输级(Register TransportLevel，RTL)，即从行为域到结构域的综合，即行为综合；

（3）RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合；
（4）从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。有了版图信息就可以把芯片生产出来了。有了对应的配置文件，就可以使对应的FPGA变成具有专门功能的电路器件。

VHDL语言基本概念

☑自底向上 (Bottom-up
☑从中间开始 (Middle-out)
所以VHDL即适用于底层的硬件门级电路的描述也适用于更加抽象的硬件行为或者功能的描述。

一个成功的、高水平的电路设计需要一种描述语言，相关的工具软件和适当的设计方法。
VHDL就是这样的一种硬件描述语言，您所要选择的只是工具软件和设计方法而已。

VHDL的优点

VHDL的程序结构特点是将一项工程设计，或称为设计实体 (可以是一个元件，一个电路模块或一个系统)分成外部 (或可称为部分及端口)和内部 (或称不可视部分)，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

1)与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
2)VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。

3)VHDL语的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效、高速的完成必须有多人甚至多个代发组共同并行工作才能实现。
4)对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。5)VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。

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