八、 课程内容
时 间 |
主 题 |
内 容 |
星期六 9:00-10:30 |
FPGA时序原理 |
FPGA时序介绍 FPGA建立时间和保持时间概念 FPGA寄存器延时、组合逻辑延时等概念 分析时钟频率的影响因素 关键路径及解决方法 流水线设计以及案例讲解 |
星期六 10:40-12:10 |
使用VIVADO进行时序分析 |
演示Vivado新建工程 演示vivado完成时序约束的过程 演示从VIVADO中看时序结果 |
星期六 14:30-16:00 |
时钟约束和输入延时 |
Vivado对时钟进行约束的方法 输入时钟(包括管脚直接输入、差分时钟和GT恢复时钟)、PLL等衍生时钟和用户分频时钟的约束方法 虚拟时钟概念、作用和使用场合。 输入延时(input delay)的概念和约束方法。 系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数据无时钟等几个场合,input delay的约束方法。重点讨论各个场合下,参数获取的方法。 |
星期六 16:10-17:40 |
输出延时和时序案例 |
重点讲解output delay的概念 讲解系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数据无时钟等几个场合,input delay的约束方法。重点讨论各个场合下,参数获取的方法 讲解使用随路时钟解决输出延时的问题。 双向IO口的约束方法 异步时钟的约束方法。 通过案例代码,讨论亚稳态的原因、预防方法。 讲解亚稳态的原则;不同场合下的亚稳态解决方法:单比特信号、多比特数据流、异步接口 |
星期天 09:00-12:00 |
时序报表解读 |
讲解VIVADO时序分析原理,内容有:Capture Edge vs Launch Edge、Four types of timing path、timing path sections、data arrive time、clock arrive time、data required time – set up、data required time – hold、setup slack、hold slack、slack公式。 通过一个工程,利用VIVADO进行约束并导出报表。 讲解整个时序报表,内容包括:如何区分建立时间分析和保持时钟分析、讲解报表中路径对应关系、讲解路径延时的计算方法。 |
星期天 14:30-17:40 |
案例实践 |
SDRAM案例,分析该SDRAM项目的input delay参数计算方法和约束方法。 完整工程案例。提供完整工程,讲授时序的约束的全过程。 |