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1、本节主要介绍模块结构，模块（module）是verilog的基本描述单位，是用于描述某个设计功能或结构及与其他模块通信的外部端口，有5个主要部分：端口定义、参数定义（可选）、I/O说明、内部信号声明、功能定义。     
2、这是ALTERA和VIVADO文档

第3节 模块结构

    模块在概念上可等同一个器件，就如调用通用器件（与门、三态门等）或通用宏单元（计数器、ALU、CPU）等。

因此，一个模块可在另一个模块中调用，一个电路设计可由多个模块组合而成。

一个模块的设计只是一个系统设计中的某个层次设计，模块设计可采用多种建模方式。

    Verilog 的基本设计单元是“模块”。采用模块化的设计使系统看起来更有条理也便于仿真和测试，

因此整个项目的设计思想就是模块套模块，自顶向下依次展开。在一个工程的设计里，每个模块实现特定的功能，

模块间可进行层次的嵌套。对大型的数字电路进行设计时，可以将其分割成大小不一的小模块，

每个小模块实现特定的功能，最后通过由顶层模块调用子模块的方式来实现整体功能，这就是Top-Down的设计思想。

本书主要以Verilog硬件描述语言为主，模块是Verilog的基本描述单位，用于描述每个设计的功能和结构，

以及其他模块通信的外部接口。

    模块有五个主要部分：端口定义、参数定义（可选）、 I/O说明、内部信号声明、功能定义。

模块总是以关键词module开始，以关键词endmodule结尾。它的一般语法结构如下所示：

其中模块是以module开始，以endmodule结束。模块名是模块唯一的标识符，

一般建议模块名尽量用能够描述其功能的名字来命名，并且模块名和文件名相同。

    第8行参数定义是将常量用符号代替以增加代码可读性和可修改性。这是一个可选择的语句，

用不到的情况下可以省略，参数定义一般格式如下：

    第9至12行是I/O（输入/输出）说明，模块的端口可以是输入端口、输出端口或双向端口。

其说明格式如下。

    第14至17行定义了信号的类型。这些信号是在模块内使用到的信号，

并且与端口有关的 wire 和 reg 类型变量。其声明方式如下：

    对数字系统的设计一般采用的是自顶向下的设计方式，可将系统划分成几个功能模块，

每个功能模块再划分成下一层的子模块。每个模块的设计对应一个module ，每个module 设计成一个Verilog HDL 程序文件。

因此，对一个系统的顶层模块采用结构化设计，即顶层模块分别调用了各个功能模块。