Verilog语法中有一个常用的选择语句，其语法形式为：
vect[a +: b]或vect [a -: b]；
vect为变量名字，a为起始位置，加号或者减号代表着升序或者降序，b是进行升序或者降序的宽度。
vect[a +: b]等同于vect[a : a+b-1]，vect的区间从a开始，往比a大的方向数b个数；vect [a -: b]等同于vect[a : a-b+1]，vect的区间从a开始，往比a小的方向数b个数。a可以是一个常数也可以是一个可变的数，但b必须是一个常数。
例1：vect[7 +: 3]；
其中，起始位置为7，+代表着升序，宽度为3。即从7开始往比7大的方向数3个数。其等价形式为：vect[7 +: 3]==vect[7 : 9]。
例2：vect[9 -: 4]；
其中，起始位置为9，-代表着降序，宽度为4。即从9开始往比9小的方向数4个数。其等价形式为：vect[9 -: 4]==vect[9 : 6]。
在实际使用的过程中，这个语法最常用的形式是将a作为一个可变的数来使用。例如需要设计如下代码：
assign data[15-8*cnt -: 8] <= din[7:0]
当cnt==0时，将din[7:0]赋值给data[15:8]；当cnt==1时将din[7:0]赋值给data[7:0]。
在设计的时候便可以写成：（这里需要把15-8*cnt看成一个整体a，它是一个随着cnt变化而变化的数）。这样就可以精简我们的代码了。
笔者经验：在实际工程中可以多多使用选择语句vect[a +: b]或vect [a -: b]的形式来写代码，这将有助于精简设计代码。
