Verilog语法快速掌握汇总贴（附视频链接）
（1） 快速掌握（本部分是学习verilog的重要部分，配有verilog语法介绍和训练题目，大部分都包含有视频。verilog内容有很多，但如果是设计的话，我们只用了很少一部分内容，明德扬的VERILOG就是学习设计部分，所以才称之为快速掌握。）
点我开始学习（2） 设计规范（本部分讲述了MDY的设计规范，这仅是一般性规范，规定了信号命名、时钟复位和一般性设计规范，应该来说是很通用的）
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（3） 测试文件（本部分是测试文件的编写。设计文件和测试文件有很大的不同，设计文件限制性很强，只能用有限的几种语法；而测试文件很随意，想怎么用就怎么用。但是测试文件一般是不太关心的，写得好写得不好，也无所谓，能解决问题就行。所以一般公司不会规范测试文件。测试文件也要掌握一下，本部分首先讲了测试文件的构成，然后是5个测试文件的进阶练习，据反映还是有一定难度的，愿意挑战的就来试下。
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